Σχεδίαση σε Υλικό Αλγορίθμου Εφαρμογών Big Data

A Big Data Algorithm Hardware Implementation (Αγγλική)

  1. MSc thesis
  2. ΚΟΝΤΟΣ, ΔΗΜΗΤΡΙΟΣ
  3. Συστήματα Κινητού και Διάχυτου Υπολογισμού (ΣΔΥ)
  4. 2016 [2016]
  5. Ελληνικά
  6. 72
  7. Κίτσος, Παρασκευάς
  8. Νάστου, Παναγιώτης
  9. Ψφιιακή Σχεδίαση | Digital Design | FPGA | VHDL | Big Data | Map Reduce | Hadoop | WordCount
  10. 1
  11. 1
  12. 15
  13. Περιέχει: πίνακες, εικόνες
    • Στην παρούσα εργασία σχεδιάσαμε τις δομές που απαρτίζουν βασικές MapReduce λειτουργίες σε υλικό με τη βοήθεια των FPGA της Xilinx. Αξιολογήσαμε τους υπάρχοντες MapReduce αλγορίθμους και σχεδιάσαμε τον αλγόριθμο ταξινόμησης WordCount τόσο σε υλικό όσο και σε λογισμικό. Τέλος δείξαμε ότι η χρήση μιας Virtex6/Kintex7 FPGA προγραμματισμένη να εκτελεί το ανάλογο του WordCount Map Reduce Big Data αλγορίθμου σε σχέση με μια pseud-distributed Hadoop Map Reduce WordCount υλοποίηση σε Linux με επεξεργαστή i7 στα 2,5 MHz μπορεί να είναι κατά πολύ αποδοτικότερη στη ταξινόμηση αλφαριθμητικών όρων εκμεταλλευόμενη την χρήση μνημών και την δυνατότητα παραλληλίας του υλικού.
    • In this thesis we designed the structures of the basic MapReduce functions in a Xilinx FPGA system. We evaluated the existing MapReduce algorithms and designed the WordCount sorting algorithm using both software and hardware implementations. Each design’s throughput was evaluated with the use of similar datasets. Finally, we showed that by using a Virtex6/Kintex7 FPGA solution implementing the WordCount algorithm we may achieve a considerable speedup compared to a pseudo distributed Hadoop Map Reduce WordCount software implementation by taking advantage of the RAM blocks and hardware parallelization capabilities.
  15. Items in Apothesis are protected by copyright, with all rights reserved, unless otherwise indicated.